電腦科普

關於CPU處理器（資料取材於網路）

整理自網路上的計算機組織教材，重新編寫為白話版

電腦裡最常被拿來比大小的一顆零件，就是 CPU（中央處理器）。 規格表上寫著時脈、核心數、快取容量，但這些數字到底代表什麼？ 為什麼時脈停在 4 GHz 附近這麼多年，效能卻還是一直進步？ 這篇文章把計算機組織與微架構的教材內容，改寫成不須電子背景也能看懂的版本。

一、CPU 到底在做什麼？從指令週期談起

CPU 做的事只有一件：照著指令把資料算成結果。程式編譯後變成一串「機器指令」， 每一條都很笨，例如把兩個暫存器相加、或結果是零就跳到某一行。

• 取指：把下一條指令從快取拿回來。
• 解碼：判斷是加法還是載入，翻成微操作（µop）。
• 執行：交給算術邏輯單元（ALU）或浮點單元（FPU）。
• 存取：需要時到資料快取讀寫。
• 寫回：結果寫回暫存器。

4 GHz 的 CPU，每個時脈週期只有 0.25 奈秒。一條指令老實走完五階段要 5 個週期， 一秒只能做 8 億條；今天卻能做數十億到上百億條，差別就在管線（Pipeline）： 第 1 條指令在「執行」時，第 2 條在「解碼」、第 3 條在「取指」， 理想上每個週期都能完成一條指令。但資料還沒算完就得等（stall）， 遇到「跳躍」更不知道下一步該去哪取指。

二、核心、執行緒與 SMT

前面講的管線，指的是一個核心（Core）；現代 CPU 把多個核心放進同一顆晶片， 每個都能獨立跑一條指令流。執行緒（Thread）則是「程式執行流」的最小單位， 需要自己的一份狀態。

於是有了 SMT（同時多執行緒），業界也稱「超執行緒」： 在一個核心裡放兩份架構狀態，但共用同一套運算單元。 它有效是因為單一執行緒餵不飽核心——指令流充滿相依性與快取未命中， 每週期送出的指令常不到 2 條，而核心能吞下 4 到 6 條，既然運算單元閒著就讓第二條執行緒補進來。 因此增益通常是 15% 到 30%，不是 100%。

大小核：另一種塞進更多核心的方法

大核追求單執行緒延遲，小核追求每瓦效能與面積效率； 取捨是：大核在延遲敏感的負載上贏，小核在大量平行、輕負載的工作上贏。

三、時脈、IPC 與「效能 ＝ 時脈 × IPC」

「這顆跑 4.5 GHz，那顆 3.8 GHz，所以前者比較快」——這句話錯得離譜。 時脈只告訴您「每秒有幾個節拍」，至於「每個節拍能做多少事」則叫做 IPC（每週期指令數）：單核效能 ≈ 時脈 × IPC。 IPC 取決於整個架構：

• 解碼寬度：一週期能同時解碼幾條指令（常見 4 到 8 條）
• 管線深度：切得細時脈可拉高，但分支猜錯要清空的更多
• 執行單元數量與亂序視窗大小：能同時容納多少條指令
• 快取大小與命中率：影響往往最大

在 4 GHz 這個點上，IPC 1.5 得 6 個單位、IPC 3 得 12 個單位—— 時脈一模一樣，效能差一倍。2000 年代中期，時脈衝到 4 GHz 附近就幾乎停滯， 原因是 動態功耗 ≈ 電容 × 電壓² × 頻率：拉高頻率通常必須同時拉高電壓， 而電壓是平方項。於是提頻 20%，功耗可能增加 50% 以上——這就是頻率牆。

四、快取階層：為什麼要一層一層疊

主記憶體（DRAM）的延遲約 60 到 100 奈秒，對 4 GHz 的 CPU 就是 240 到 400 個時脈週期。解法是在 CPU 與 DRAM 之間插入一連串 更小、更快、更貴的記憶體，靠的是程式的兩種局部性： 時間局部性（剛用過的資料很可能馬上再用）與空間局部性 （用了一個位址，很可能接著用隔壁的）——所以快取一次搬一整條 64 位元組的 快取線（Cache Line）。

假設 L1 命中率 95%、L2 再擋下 80%、L3 再擋下 70%，平均延遲會被拉低到十幾個週期； 完全沒快取時每個存取都是 300 週期，差距二十倍以上。 另外，L1 與 L2 是每核心專屬、L3 通常共享，因此需要快取一致性協定 （最經典的是 MESI）：任何核心要寫入某條快取線，必須先把其他核心手上的同一條作廢。

五、分支預測與亂序執行

管線的致命弱點是遇到「如果…就跳…」的分支時，CPU 不知道下一步該去哪， 偏偏平均每 5 到 6 條指令就有一條分支。現代的解法是猜：分支預測器 記錄每條分支過去的行為，據此預測並沿著猜的方向繼續執行。 準確率可達 95% 到 99%，但猜錯時整條管線裡猜錯方向的指令都要丟掉， 懲罰約 10 到 20 個週期。

亂序執行：讓後面的指令先跑

程式的指令常互相等待：第 5 條要等一個 200 個週期才會到的記憶體資料， 但第 6 到第 20 條跟它毫無關係。亂序執行的做法是：指令照順序進入 重排緩衝區（ROB），但誰的資料先到齊，誰就先送去執行。 硬體必須解決兩件事：

• 假相依：兩條指令用到同一個暫存器名稱，其實並無真正的資料相依， 解法是暫存器重命名。
• 正確性：解法是依序退休——指令可以亂序執行， 但結果必須按程式原本的順序依序寫回、依序處理例外。

所以正確的說法是：執行是亂序的，但結果的生效嚴格照順序； 現代核心的 ROB 可容納數百條指令。

六、製程節點與電晶體密度

CPU 內部的「零件」是電晶體，工作就是開關，一顆現代處理器裡有數百億顆。 想塞進更多電晶體靠製程微縮，但節點名稱早已與實際物理尺寸脫鉤； 真正能比較的是電晶體密度，單位是每平方毫米幾百萬顆（MTr/mm²）。

閘極結構的演進：為什麼要立體化

傳統平面電晶體的閘極只從上方壓住通道，尺寸縮小後越來越難完全關斷，導致漏電。 解法是把通道立起來，讓閘極從三個面包覆（FinFET）， 再演進到四面八方完全包住通道的環繞式閘極（GAA）。 另外要注意：邏輯電路與 SRAM 微縮的速度並不相同——SRAM 單元幾乎停在同一面積上， 這正是為什麼核心數能一直增加、快取容量卻成長得很慢。

七、封裝與 I/O：CPU 不只是一顆核心

如果把 CPU 想成「一堆核心」，就會看不懂現代處理器的晶片照片—— 上面常常有好幾塊形狀不同的晶粒（Die）。

記憶體控制器與 PCIe 通道

記憶體控制器原本做在主機板的「北橋」上，整合進 CPU 之後延遲大幅下降。 今天看到的「支援雙通道／四通道」，講的其實是內建記憶體控制器能接幾組獨立通道。 PCIe 通道則是 CPU 與顯示卡、固態硬碟之間的通道，常見分配是 顯示卡吃 16 條、每顆硬碟吃 4 條——硬碟插滿有時會讓顯示卡降速，就是通道被切走了。

Chiplet：把一顆大晶片拆成好幾顆小晶片

把整顆 CPU 做成一塊超大晶粒有致命問題：良率——面積越大，出現瑕疵的機率越高。 於是有了把電路拆成不同晶粒（Chiplet）的做法：運算核心用最先進、最貴的製程， 記憶體控制器與 PCIe 用成熟製程，再透過先進封裝放在同一塊基板上。 取捨是成本與良率改善，代價是跨晶粒延遲較高。

八、TDP、功耗與散熱

TDP（散熱設計功耗）是「在典型負載下，散熱系統必須能持續排掉的熱量」， 是給散熱器的設計目標，不是耗電上限。現代 CPU 都有加速機制： 只要溫度與功耗還沒到上限就會自動拉高頻率——所以實際功耗可能遠高於標示的 TDP， 但只持續幾秒到幾十秒。

為什麼高頻這麼耗電

回到 功耗 ≈ 電容 × 電壓² × 頻率：想跑更高頻，電晶體必須用更高電壓才切得動， 功耗因此超線性上升——時脈從 3 GHz 到 4 GHz 只多 33%，功耗卻幾乎翻倍。

熱密度比總功耗更麻煩

散熱真正頭痛的是熱密度（W/mm²）：同樣 100 瓦，集中在 30 平方毫米上就會形成熱點， 熱來不及傳出——這就是為什麼 CPU 溫度常在單核心滿載時最高。

九、挑選 CPU 的取捨

單核與多核哪個重要，取決於工作能不能平行化。Amdahl 定律說： 若一個工作有 P 的比例可平行，即使核心無限多，加速上限也只有 1 / (1 − P)——只有 50% 可平行的工作，給 100 個核心最多也只能快 2 倍。 玩遊戲、開網頁、文書處理大多吃單核或少數幾核； 影片轉檔、3D 渲染、編譯則能有效利用多核。

另外兩個容易忽略的維度：內顯在文書、上網、影片解碼上完全夠用，還省電、省空間； 而 CPU 必須插在對應的腳位（Socket）上，換腳位也代表舊主機板無法沿用—— 如果您的習慣是「隔幾年只換 CPU」，平台的延續性就比跑分更值得考慮。

十、常見誤解釐清

以下是關於 CPU 最常被誤傳的觀念，很適合拿來自我檢查：

十一、結語：進步不是單一數字

CPU 的演進一直在解同一道題：如何讓昂貴的運算單元不要停下來等。 從管線、快取、分支預測、亂序執行到 SMT，每個機制都在對抗同一件事：等待。

• 時脈是「節拍有多快」，IPC 是「每個節拍能做多少事」
• 核心數是「能同時做幾件事」，快取是「能多快拿到材料」， 製程與功耗則是「能在多少瓦內做到」

這幾件事互相拉扯，沒有任何一項能單獨決定好壞——好的 CPU 不是每項都最強， 而是在目標場景裡配到最平衡。